• 下面这个错误怎么解决?

    djqlyy 发表于:2017-07-05 回复:0

    694890

  • 请问根据幅度和相位,如何得到 IQ两路呢?

    rf_mw 发表于:2017-07-05 回复:3

    请问根据幅度和相位,如何得到 IQ两路呢? cordic 里Sin and Cos配置时,没有幅度输入,只要求输入相位,那么幅度怎么确定呢?

  • 非阻塞赋值

    hxy110 发表于:2017-07-04 回复:0

    din1_0r_temp1

  • NVIDA(上海)soc design岗位怎么样

    zwqed123 发表于:2017-07-04 回复:0

    有哪位大神了解NVIDA(上海)的soc design 岗位的,不知道这个岗位怎么样

  • Verilog参数问题??

    lailix 发表于:2017-07-04 回复:5

    ... output dout_blk; parameter block_size = 90; ... http://bbs.eetop.cn/attachments/swfupload/17070421311e80b4f6489eddbd.png 上面的一小段代码在Vivado中...

  • FPGA以后的应用范围是逐渐被ASIC/GPU等替代,应用越来越少么?

    txwm8905 发表于:2017-07-04 回复:1

    现在ASIC的应用貌似越来越广,以华为为代表的厂商早已经用海思芯片替代了绝大部分产品上的FPGA,现在爱立信也在大规模用自己的ASIC;而一些周期短/成本敏感/算法不稳定的...

  • 求指导,verilog语言

    jiannanc 发表于:2017-07-04 回复:2

    要设计一个多端视频信号输入,使他们能够同时在一个屏幕输出显示的工程,涉及到哪些方面

  • 关于Xilinx的.xst文件的生成

    yinqiao0810 发表于:2017-07-04 回复:0

    请问Xilinx的project中的.xst文件是怎么生成的 想用一条命令行“xst -intstyle ise -ifn "sp6.xst" -ofn "sp6.syr" ” 去synthesize时,显示缺少.xst文件。请问如何用命...

  • 有人用过Quartus II的LVDS_tx核吗?

    wangcaibaobao9 发表于:2017-07-04 回复:0

    LVDS_TX IP核的使用问题,仿真时没问题,有lvds数据输出,但是Signaltap和示波器都抓不到数据,请问有大佬知道什么原因吗?

  • 求四视频输入信号同时在一个界面输出的代码模板

    jiannanc 发表于:2017-07-04 回复:0

    verilog编写的

  • 高速传输数据的延时有什么讲究

    qiurijian 发表于:2017-07-04 回复:0

    假如两路串行的16位数据需要相乘,因为两路信号要对齐,有一路信号需要延时两个周期,然后才能对齐,之后进行相乘。 我的想法就是,比较超前的串行的数据加两个16位的串...

  • 承接fpga项目

    沛凝一鸣 发表于:2017-07-03 回复:1

    本帖最后由 沛凝一鸣 于 2017-7-4 06:41 编辑 本人在北京某大型通信国企任职fpga工程师,三年工作经验,熟悉fpga逻辑设计和算法实现,熟悉altera和xilinx的quartus,i...

  • fpga上门培训

    沛凝一鸣 发表于:2017-07-03 回复:0

    本人在北京某大型通信国企任职fpga工程师,三年工作经验,熟悉fpga逻辑设计和算法实现,熟悉fpga架构设计,时序约束,资源优化,熟悉fpga各类接口:pci,pcie,sdram,d...

  • 求助如何从近似周期性矩形波中求出特定一段的宽度?

    630134326 发表于:2017-07-03 回复:3

    694794 如上图,有一个近似周期性信号,一个周期2.45ms左右,各个矩形波波峰或波谷的宽度可能略有变化,但变化不超过5us,我想知道用verilog如何能求出“?”那一段的...

  • 求助?多重驱动问题,

    lailix 发表于:2017-07-03 回复:4

    本帖最后由 lailix 于 2017-7-3 17:45 编辑 multi-driven net d_pty_en_OBUF with 1st driver pin 'ldpc_output_inst/d_pty_en_tmp_reg/Q' multi-driven net d_...

  • ISE联合modelsim

    hxy110 发表于:2017-07-03 回复:0

    694789出现error,如何解决,求大神指教

  • xilinx 下变频

    qiurijian 发表于:2017-07-03 回复:2

    下变频关键是sin和cos信号的产生。但是xilinx虽然有DDC,只有几个孤立的频点。另外也没有专用的NCO,那么只能用cordic算法或dds两个模块来产生了。那么究竟用那种,cordi...

  • 关于vivado里嵌入microblaze的问题

    zybsds 发表于:2017-07-03 回复:0

    最近在学习关于vivado软硬件协同的知识,在官网上搜索了一些例程,但感觉还是有点糊涂。 本人在校期间学习过C语言,现在也学习了fpga,但两者结合起来感觉就不太熟...

  • FPGA读写eMMC速度问题

    inrtpnhn 发表于:2017-07-02 回复:4

    有高手知道怎么回事么:对EMMC写时,发完CMD24,接着等待响应,接着写数据 和CRC,接着检测CRC状态(00101),接着 要等差不多21000个时钟(50M)data0才会拉高,直接导致...

  • 有没有 vcs中 RIF(ram initial file)文件格式说明?

    a64thlon 发表于:2017-07-01 回复:1

    有没有 vcs中 RIF(ram initial file)文件格式说明? 用于初始化存储器

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