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djqlyy
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开通时间:2013-02-27
更新时间:2013-02-27
上次登录时间:2013-02-27
下面这个错误怎么解决?

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点击此处查看原文 2017-07-05 | 评论(0) | 阅读(41)

QUARTUS 13.1中 pack reg into iob在哪里设置?

本帖最后由 djqlyy 于 2017-5-2 15:35 编辑 如题:QUARTUS 13.1中 pack reg into iob在哪里设置?这个已经找到了,还有个问题 如果D是双向端口,对D即设置了输出放入IOE里,又设置了输入放入IOE里,结果编译出...

点击此处查看原文 2017-05-02 | 评论(1) | 阅读(104)

请教个时序约束的问题

本帖最后由 djqlyy 于 2017-4-26 09:44 编辑 外部输入有字时钟clk1(240MHZ),帧时钟clk2(40MHZ)和数据先用clk1的下降沿对clk2进行采集得到clk_samp,同时用clk1的上升沿对数据采集得到data,如下图所示 再用clk_s...

点击此处查看原文 2017-04-26 | 评论(3) | 阅读(251)

QUARTUS 编译设置的问题

在编译时,如果有如下语句:reg cnt; always @ (posedge clk) cnt

点击此处查看原文 2017-04-06 | 评论(1) | 阅读(136)

QUARTUS中时序分析的一个问题

本帖最后由 djqlyy 于 2017-3-31 15:30 编辑 在设置时序约束的时候,有get_clock get_keeper get cell get register get pin 等等,具体怎么用?例如:always @ (posedge clk) a

点击此处查看原文 2017-03-29 | 评论(9) | 阅读(334)

QUARTUS 中怎么清除编译产生的数据

如题:QUARTUS 中编译一下会产生很多中间数据,怎么清除编译产生的数据,使工程尽量回到刚建立时候的状态???

点击此处查看原文 2017-03-16 | 评论(2) | 阅读(98)

时序约束为什么不起作用?

本帖最后由 djqlyy 于 2017-2-15 13:10 编辑 代码如下 :683306 683306 最大最小延时设置如下:其中HFD就是SDRAM_DATA是端口 683307 问题是,无论我怎么设置最大最小延时,实际的延时在CHIP上查看时都是4、...

点击此处查看原文 2017-02-15 | 评论(1) | 阅读(184)

FPGA对USB的读写问题

我想将USB里的图像通过FPGA读取出来在VGA上显示通过FPGA对CY7C68013A的操作不就是配置寄存器 读 写吗?? 很多网上都有固件什么的,这个有什么用吗,不就是通过FPGA写配置寄存器后就可以正常读写了吗??

点击此处查看原文 2017-01-16 | 评论(0) | 阅读(195)

违反时序约束为什么不报错呢?

我设的时序约束如下: 1,时序约束没有什么错误,并且起作用了(加与不加的延时明显不同) 2,加上约束后的延时为6.5ns,明显不符合规则啊,为什么不报错??? 3,不是无法满足要求,因为如果我设set_min_del...

点击此处查看原文 2017-01-11 | 评论(0) | 阅读(143)

FF 和 RR分别代表什么意思

如图:RF 下的FF 和 RR代表什么意思 ,在CHIP中看着没多大区别 ,可是它们的延时大不相同??680597

点击此处查看原文 2017-01-11 | 评论(0) | 阅读(239)

QUARTUS II 13怎么把寄存器固定到IO里面

QUARTUS II 13怎么把寄存器固定到IO里面,ASSIGNMENT EDITOR里面有个FAST OUTPUT REG之类的,设了之后IO里面的寄存器确实用上了,不过好像是在原有的基础上多加了一个IO寄存器,而不是将原本的寄存器放到IO里面,...

点击此处查看原文 2017-01-11 | 评论(3) | 阅读(185)

QUARTUS 中能固定输出延时吗

本帖最后由 djqlyy 于 2017-1-10 16:34 编辑 我对SRAM进行读写操作(异步),简化如下:reg cnt; always @ (posedge clk or posedge rst) if(rst) cnt

点击此处查看原文 2017-01-10 | 评论(0) | 阅读(219)

verilog vhdl 混编的仿真问题

QUARTUS的工程中既有verilog又有vhdl还有框图工程的编译没有问题,但modelsim仿真的时候就这样那样的问题,仿真不了 而且,如果我只仿真其中的一个verilog 模块,也会报某个vhdl的问题 但要是把verilog模块单独...

点击此处查看原文 2016-12-12 | 评论(0) | 阅读(146)

QUARTUS IP 核无法编辑的问题

QUARTUS II 13有一个工程,里面有个计数器的IP核,编译没有问题,但我双击这个IP核打算编辑的时候却没有任何反应,别的IP核双击都会打开编辑界面,是不是有锁定之类的功能???

点击此处查看原文 2016-12-12 | 评论(5) | 阅读(243)

FPGA加密的问题

以前用到过一个XILINX的烧写文件, 文件烧写进行去后,程序是不能用的,必须输入密码,而密码的生成要用到器件的DNA 现在我也想在我的代码中用这个加密功能,器件 CYCLONE IV,但是不知道该怎么做同,向大家请教...

点击此处查看原文 2016-11-25 | 评论(0) | 阅读(195)

QUARTUS 中重新编译的话,手动布线的结果会消失,怎么办

如题:QUARTUS 中重新编译的话,手动布线的结果会消失,怎么办

点击此处查看原文 2016-11-22 | 评论(3) | 阅读(203)

ALTERA中RAM的读数问题

我的设置是:写入端为4096*8 读出端为2048*16 写的初始值如下图: 672840 可从地址0连续读出的数则如下: 672842 这是什么原因 不该是0000 fffd ff5b fe92 吗!!!!

点击此处查看原文 2016-11-10 | 评论(0) | 阅读(161)

请教怎么在FPGA下用HILBTER 实现正交检波?

请教怎么在FPGA下用HILBTER 实现正交检波? 能否举个例子说明一下,这部分怎么都看不懂!!!

点击此处查看原文 2016-10-28 | 评论(0) | 阅读(256)

QUARTUS 中为什么没有IO的时序分析

我在一个工程中加入了输入时序约束,编译过程中也没有报错,可是在静态时序分析中Report all I/O Timing里面没有任何报告;我用原工程的一小部分建立了一个新工程,加入了同样的输入时序约束,这时静态时序分析中R...

点击此处查看原文 2016-10-26 | 评论(0) | 阅读(130)

QUARTUS中DDR时序约束的问题

本帖最后由 djqlyy 于 2016-10-26 09:12 编辑 假设从DDR发来的两个信号,波形图如下:CLK的频率为200MHz我想问下这个时序约束该怎么写?才能保证接收到的数据正确, 这样写可以吗: create_clock -name {CLK}...

点击此处查看原文 2016-10-26 | 评论(0) | 阅读(181)