赛灵思重回DAC并提出关键问题：能用All Programmable为何还用 ASIC？

自2002年最后一次参展，10年后赛灵思高调重回全球设计自动化大会 (DAC)，是FPGA 向All Programmable器件转型的重要标志，同时也把Vivado 设计套件作为ASIC 转向All Programmable设计的桥梁隆重介绍

2012 年 6 月 5 日，中国北京—— All Programmable技术和器件的全球领先企业赛灵思公司（Xilinx, Inc. (NASDAQ:XLNX) ）宣布出席 2012 年 6 月 3 日至 7 日在美国旧金山举行的全球设计自动化大会 (DAC)，这也是该公司 10年后第一个展台展示活动，展示内容为其全新的Vivado™ 设计套件。随着专用器件设计的成本和风险不断提升，只有极少数超大批量商品的生产才适用于专用器件设计。针对成本、功耗、性能和密度等日益严格的产品需求，可编程平台已成为设计者的唯一选择。我们要问的是：在能够选择All Programmable技术的时候，为何还要用 ASIC？

内容：2012 年第 49 届全球设计自动化大会 (DAC)

地点：加利福尼亚州旧金山 Moscone 中心 730 号展台

时间：展    览：2012 年 6 月 4 日至 6 日

大会活动：2012 年 6 月 3 日至 7 日

赛灵思采用 28nm 技术，致力于开发All Programmable的技术和器件，超越了硬件进入软件，超越了数字进入模拟，超越了单芯片进入了3D堆叠芯片。全新开发的 Vivado 设计套件可满足未来 10 年All Programmable器件的设计需求，并架起通往 ASIC 领域的宽阔桥梁。Vivado 设计套件是以系统和 IP 为中心的新一代设计系统，能解决系统级集成能力和实现效率方面的瓶颈问题。访问赛灵思展台的观众将了解到，Vivado 设计套件能将可编程设计工作效率提高四倍，降低设计成本，加速产品上市，满足最高集成度的软/硬件可编程设计需求。参会者还将了解到 Vivado 设计套件如何支持满足ASIC设计标准要求的IP 元数据、IP 接口、设计工具以及赛灵思联盟计划成员推出的日益丰富的 IP 和设计工具解决方案。

赛灵思专家将在以下的展台演示、深度技术研讨会和会议小组讨论环节等探讨以下议题：

展台内的技术专题活动 

欢迎立即报名预订出席名额，详见：www.xilinx.com/DAC2012

·         Vivado 设计套件简介——全新的Vivado 设计套件相对传统设计流程而言，可将集成度和实现效率提高四倍，而且通过简化设计工作，降低了成本，并支持设计环境的自动化，同时不限制设计环境，保持灵活性。

• Vivado ，以 IP 和系统为中心的设计环境——Vivado  设计套件是一款以 IP 和系统为中心的设计环境，包括 Vivado IP 集成器（是一款交互式设计与验证环境，可通过接口层互联，以图形方式连接赛灵思、第三方提供的 IP 核或专有 IP 核来创建和验证层次化系统。）和 Vivado IP 封装器（帮助赛灵思和第三方 IP 提供商以及最终客户封装内核、模块或完成的设计，并配套提供所有约束条件、测试平台和技术文档）。

·         Vivado 高层次综合——Vivado 高层次综合可将 C、C++ 和System C 规范直接应用于 FPGA，且无需手动创建 RTL，从而加速了设计实现进程。

·         Vivado 实现与分析——Vivado 设计套件共享可扩展数据模型的架构设计能支持不同设计来源、示意图、层次化浏览器、设计报告、消息、布局规划和器件编辑器视图间的交叉探测。这种独特的功能通过图形化反馈，确定每个设计阶段存在的设计问题，从而加速调试进程和时序收敛。

展台内的展览演示

所有 Vivado 设计套件演示均采用 Zynq™-7000 可扩展处理平台或基于 3D 堆叠芯片的 Virtex®-7 2000T 来展示功能。赛灵思就每个硬件平台将展示：

·         Vivado IP 集成器——是一款交互式设计与验证环境，可通过接口层互联，以图形方式连接赛灵思、第三方提供的 IP 核或专有 IP 核来创建和验证层次化系统。

·         Vivado流程实现——随着设计细化、综合和布局布线的推进，Vivado 设计套件能让您较早获得功耗、时序和资源利用等关键设计参数。

·         Vivado 高层次综合——Vivado 高层次综合可将 C、C++ 和System C 规范直接应用于 FPGA，且无需手动创建 RTL，从而加速了设计实现进程。

赛灵思参会活动

6 月 5 日，星期二

·         “具有差异意识的 28nm 设计实现” – Suresh Raman，技术研究员 CAD 工程师

下午12:30 - 1:30；海报会议，第二组，105房间

·         “下一个 ASIC 设计会不会是 FPGA？” – Brent Przybus，FPGA产品线总监

下午 4:00 - 6:00；第 13 场会话，小组讨论，305 房间

6月6日，星期三

·         “高层次综合生产部署：我们准备好了吗？” – Vinod Kathail，高级工程师

上午 9:00 - 10:30；第 19 场会话，小组讨论，305房间

·         “大厅讨论：摩尔定律的阴暗面” – Steve Glaser，企业战略高级副总裁

上午 9:15 - 10:15；展厅小组讨论，310 展台

·         “基于 FPGA 的 ASIC 原型” – Ramine Roane，工具产品市场总监

下午 12:30 - 1:30；海报会议，第六组，105房间

·         “硬件辅助原型与验证：自制还是购买？” – Austin Lesea，首席工程师

下午 4:30 - 5:15；展厅小组讨论，310 展台

6 月 7 日，星期四

·          “3D是否为未来发展做好了准备？” –  Liam Madden，FPGA 开发与芯片技术企业副总裁

上午 9:00 – 10:00；第 37 场会话，小组讨论，305 房间