赛灵思中国通讯52-Vivado设计套件2014.1版本的最新消息

赛灵思不断改进其产品、IP和设计工具，努力帮助设计人员提高生产力。本文将介绍赛灵思设计工具的当前最新更新情况，其中包括为加速赛灵思 All Programmable器件设计而构建的以IP及系统为中心的全新一代革命性创新型设计环境Vivado设计套件。如需了解有关Vivado设计套件的更多信息，敬请访问： china.xilinx.com/vivado 。

通过产品升级，赛灵思设计工具的功能将得到显著增强并新增一些新特性。保持及时更新升级是确保实现最佳设计结果的简单方式。

Vivado设计套件2014.1版本可从赛灵思下载中心下载： china.xilinx.com/download 。

VIVADO设计套件2014.1版本亮点

Vivado设计套件2014.1版本可加快运行时间，提高结果质量，支持UltraFast™设计方法自动化，并通过Vivado 高层次综合(HLS)实现OpenCL内核硬件加速，从而有助于提高您的设计生产力。

器件支持

支持以下生产就绪型器件：

• Artix®-7 XC7A35T和XC7A50T

• XA Artix-7 XA7A50T、XA7A35T和XA7A75T

• Zynq®-7000 XC7Z015

通用版本：

Kintex® UltraScale：

• XC KU035、XC KU040、XC KU060和XC KU075

早期试用版本（请联系当地销售代表）：

Kintex UltraScale SSI器件：

• XC KU100和XC KU115

Virtex® UltraScale器件：

• XC VU065、XC VU080、XC VU095、XC VU125、XC VU145和XC VU160

赛灵思Tcl Store
赛灵思为共享工具命令语言(Tcl)代码提供开源库托管服务，这为推进设计人员生产力迈出了一大步。这个库称作赛灵思Tcl Store，将大大简化查找和共享其他工程师所开发的Tcl脚本的工作。利用Tcl的功能，这些脚本可大幅扩展Vivado设计套件的核心功能，从而提高生产力和易用性。Tcl Store面向用户社区开放，通过向其他设计人员发布可用的Tcl代码让所有设计人员受益。

赛灵思Tcl Store提供了如何编写定制报告、控制特定工具行为、进行定制网表修改，以及与第三方电子设计自动化（EDA）工具（如仿真、综合、时序与功耗分析和Linting工具）集成的实例。Tcl Store可从Vivado集成设计环境（IDE）中本机访问，从而帮助用户直接在工具中选择并安装统称为“应用”的Tcl脚本组合。一旦安装，这些应用就会发出一些命令，像内置Vivado设计套件命令一样。

如需了解有关最新赛灵思Tcl Store的更多信息，敬请观看以下网址提供的快速入门视频： china.xilinx.com/training/vivado/ introduction-to-the-xilinx-tcl-store.htm 。

VIVADO设计套件：设计版本升级

Vivado实现工具

性能和运行时间改进：

• 整体实现运行时间相对于2013.4版本平均加快25%。

• 7系列SSIT器件上Fmax平均改进2.5%。

• 所有器件上Fmax平均改进5%。

集成设计环境

时序约束向导：这是一款引导用户创建时钟时序约束、I/O和时钟域交叉约束的自动化工具。该向导内置的智能功能会查询Vivado设计套件的设计数据库，以提取时钟结构和现有约束（通常源于IP重用），并指导用户正确对设计其它部分进行约束。

如需了解有关最新时序约束向导的更多信息，敬请观看以下网址的快速入门视频： china..xilinx.com/ training/vivado/using-the-vivado-tim- ing-constraint-wizard.htm 。

Vivado IPI

• 新的“Signals(信号)”标签支持拖放连接、可视化和时钟管理以及设计中的重设域。

• 新的自动化“Board Interface（ 开发板接口）”标签能快速连接到所支持的开发板上可用的接口。

• Designer Assistance现在为用户提供指定时钟域的选项，而不是假定默认的域。

赛灵思PCIe IP的串联配置
• IP集成器(IPI)中包含了串联配置IP核，是专门的AXI streaming版本，可在IPI中添加给设计。

• 添加对Zynq®-7000 All Programmable SoC器件的支持。

• 更多信息，敬请参阅PCI Ex-press® IP产品指南。

VIVADO设计套件：系统版本升级

Vivado高层次综合

Vivado HLS现可支持OpenCL内核早期试用。OpenCL包括编写内核的框架和语言，能在异构化平台上执行，现在还能无缝转化为赛灵思All Programmable器件上运行的IP。

新的线性代数库支持C/C++算法的快速IP生成，满足Cholesky分解、奇异值(SVD)分解 、QR因式分解和矩阵乘法等功能要求。

新的数据打包选项能自动化对齐数据到8位边界，从而更顺利地将HLS设计集成到AXI4系统中。AXI4主接口进一步增强功能，该接口现在可选择性地添加USER端口。

采用除法运算的设计可进一步优化资源利用。这些运算现在能自动受益于较小的实现方案。

System Generator for DSP（DSP 系统生成器）

对Linux和裸金属设计而言，利用AXI4-Lite从接口和相应的软件驱动程序系统能够更快捷方便地集成System Generator for DSP(DSP 系统生成器)模块。由于硬件协同仿真过程中支持非存储器映射接口，因此有助于提高验证速度。

即插即用IP升级
Vivado 2014.1为基于UltraScale™ GT的IP提供更高质量和特性：

• GT向导可在运行时间查询器件模型，获得准确的物理资源和位置。

• 所有基于GT的IP核都能在运行时间调用GT向导。

• 时钟和重设资源能在GT实例之间方便共享。

• 所有GT端口都能启用，支持调试工作。

• 无需编辑任何IP文件。

2014.1版本中面向UltraScale器件的更多新的关键IP包括HSSIO向导、系统管理向导、SGMII over LVDS、Aurora 8B10B和64B66B、CPRI和Serial RapidIO。

ULTRAFAST设计方法

UltraFast设计方法第二版
赛灵思的UltraFast技术是可编程产业中率先推出的首个综合设计方法。赛灵思精选来自专家的最佳实践，并将其总结归纳到面向Vivado设计套件的权威性设计方法指南系列中。

UltraFast设计方法指南现已推出第二版，进一步扩大UltraScale架构支持，添加了新的时序约束向导，能快速实现时序收敛，而且还包含了新的最佳实践，如：

• 设计方法DRC

• 版本控制

• IP / IPI方法

• 仿真（包括第三方流程）

• 验证

• Vivado HLS

• 部分重配置

下一步

快速入门教程

如需了解更多信息，敬请在以下网址观看“Vivado设计套件的最新消息”视频： china.xilinx.com/training/viva do/whats-new-in-vivado.htm .

Vivado设计套件快速入门视频教程介绍Vivado设计套件内在功能的示范视频。最新涉及的专题包括设计流程简介、时序约束向导的使用、赛灵思Tcl Store、 Vivado与赛灵思评估板的配合使用，以及定制IP封装配合IPI使用等。如需观看所有快速入门视频，敬请访问： china.xilinx.com/training/vivado 。

Vivado培训

如需了解有关Vivado 设计套件的讲师指导的培训课程，敬请访问： china.xilinx.com/training 。

欢迎立即从以下网址下载Vivado设计套件 2014.1版本： china.xilinx.com/download .