UltraScale架构采取类似ASIC的时钟有什么好处？更好的性能，更低的功耗

作者：Steve Leibson, 赛灵思战略营销与业务规划总监

同步逻辑的设计都是有关时钟的，所以FPGA中的时钟架构一直是一个主要话题，最新的赛灵思 Virtex UltraScale与Kintex UltraScale FPGA从根本上改善了时钟，正如本文中10分钟视频所展示的那样。 

以前所有的FPGA均依赖于一个中央主时钟分配各种不同的时钟提供给FPGA各个部分，这意味着时钟偏移（clock skew）随着距FPGA器件中心越远而越来越严重， UltraScale架构采用多区域时钟功能，允许一个逻辑块的主时钟网络放置在该逻辑块的物理位置中心，这样处理，将会大大减少时钟偏移和改善性能。多区域时钟功能同时允许根据需要来驱动时钟，也就是说，不使用的区域时钟可以被关闭，这样就可以消除不必要的晶体管翻转与芯片因为时钟网络导致的功耗。

同时，Vivado Design Suite工具支持赛灵思7系列器件迁移到Ultrascale器件，这样Ultrascale架构的时钟新特性可以自动用到所需的地方。

这里有一段视频，展示这一新特性使用。

如果需要了解更详细的信息，请参看 “UltraScale Architecture Clocking Resources: Advance Specification User Guide”

 需要关于xilinx 20nm ultrascale fpga家族器件的更多益处的额外信息，请参看xcell daily博客公告“19 ways that 20nm UltraScale All Programmable FPGAs cut system power”

原文链接：
http://forums.xilinx.com/t5/Xcell-Daily-Blog/What-are-the-benefits-of-th...

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