赛灵思不断改进其产品、IP和设计工具,努力帮助设计人员提高工作效率。本文将介绍赛灵思设计工具的当前最新更新情况,其中包括为加速赛灵思 All Programmable器件设计而构建的以IP及系统为中心的全新一代革命性创新型设计环境Vivado®设计套件。如欲了解有关Vivado设计套件的更多信息,敬请访问:china.xilinx.com/vivado。
通过产品升级,赛灵思设计工具的功能将得到显著增强并新增一些新特性。保持及时更新升级是确保实现最佳设计结果的简单方式。
Vivado设计套件2014.2版本可从赛灵思下载中心下载: china.xilinx.com/download。
VIVADO设计套件2014.2版本亮点
Vivado设计套件2014.2版本包含对Virtex® UltraScale™器件的扩展支持,并进行了全新优化以提高性能。
器件支持
支持以下生产就绪型器件:
• 军用级Artix®-7Q:XQ7A50T
• 军用级Zynq®-7000 SoC:采用XQ7Z045和RF900封装
• XA Zynq®-7000 SoC:采用XA7Z030和FBG484封装
常规使用
• Virtex UltraScale:XCVU065、XCVU080、XCVU095和XCVU125
早期试用
(请联系您当地的赛灵思销售代表)
• Kintex® UltraScale SSI器件:XCKU100和XCKU115
• Virtex UltraScale器件:XCVU160和XCVU440
VIVADO设计套件:设计版本升级
部分重配置
进一步扩大了器件对部分重配置功能的支持,包含两款最小的Artix-7器件:7A50T和7A35T。
赛灵思PCIe IP的串联配置
增加了对Zynq SoC 7Z100器件的支持。如需了解更多信息,敬请查看PCI Express® IP产品指南PG054(针对Gen2 PCIe® IP)或PG023(针对Gen3 PCIe IP)。
Vivado IP流程和Vivado IP Integrator
在生成阶段运行的一系列DRC被移到了validate_bd_design步骤,以便在流程中更早地捕捉到这些问题。
Vivado物理实现工具
为改善运行时间,布局布线时序总结的默认行为已改变。在2013.4版本中,布局器和布线器都在日志中根据静态时序引擎的验收时序给出具有最差负时序裕量(WNS)的时序总结。从2014.1版本开始,布局器和布线器不再默认报告验收时序。
VIVADO设计套件:系统版本升级
该工具现具有更高的仿真性能。Waveform Viewer转换时间缩短了90%,同时系统生成器模块的初始化速度也提升50%。此外,赛灵思将带有多个FFT及其它复杂IP的模型的仿真初始化时间缩短80%之多。
新型快速MCode模型将MultAdd的性能大幅提升90%以上。此外,赛灵思还将WinPCap升级至4.1.3版本,以便在Windows 8.1中实现以太网硬件协同仿真支持。最后,该工具还对模块库进行了升级。
如需了解更多信息,敬请查看Vivado设计套件2014.2版本说明。
ULTRAFAST设计方法
借助UltraFast™解决方案,赛灵思推出了可编程行业首款综合设计方法。赛灵思精心挑选出专家的最佳实践,并将其整合为一套面向Vivado设计套件的权威方法指南。
第二版“UltraFast设计方法指南”扩展了对UltraScale架构的支持,新增了时序约束向导以实现快速时序收敛,并包含最新的最佳实践方法,例如:
• 设计方法DRC
• 修订控制
• IP和IPI方法
• 仿真(包括第三方流程)
• 验证
• Vivado HLS(高层次综合)
• 部分重配置
赛灵思TCL商店
赛灵思托管了一个用于共享工具命令语言(Tcl)代码的开源代码库,进一步大幅提高设计人员生产力。该代码库称为赛灵思Tcl 商店,能够更加方便地找到并共享其他工程师已经开发出的Tcl脚本。这些脚本可凭借强大的Tcl代码扩展Vivado设计套件的众多核心功能,进而提高生产力和易用性。Tcl商店对用户社区开放,可用来发布可能对其他人有用的Tcl代码,有助于为所有设计人员带来更大福音。
赛灵思Tcl商店提供各种实例,比如如何编写定制报告,控制特定工具行为,制作定制网表变更,以及如何集成第三方电子设计自动化 (EDA)工具(诸如仿真、综合、时序与功耗分析和linting 工具)。Tcl商店允许用户从Vivado集成设计环境(IDE)中进行本机访问,因此用户能够直接在工具内选择和安装Tcl脚本集(即“app”)。安装后,这些app的指令看起来就像是内置的Vivado设计套件命令。
如需了解有关赛灵思Tcl商店的更多信息,敬请观看QuickTake视频。
VIVADO快速入门教程
Vivado设计套件快速入门视频教程是介绍Vivado设计套件内在特性与功能的示范视频。最新内容包括:设计流程简介;时序约束向导的使用;赛灵思Tcl商店;结合使用Vivado和赛灵思评估板;以及封装定制IP以便与IP Integrator结合使用。
VIVADO培训
如需了解有关Vivado设计套件的讲师指导的培训课程,敬请访问:china.xilinx.com/training。
本视频基于Xilinx公司的Artix-7FPGA器件以及各种丰富的入门和进阶外设,提供了一些典型的工程实例,帮助读者从FPGA基础知识、逻辑设计概念
本课程为“从零开始大战FPGA”系列课程的基础篇。课程通俗易懂、逻辑性强、示例丰富,课程中尤其强调在设计过程中对“时序”和“逻辑”的把控,以及硬件描述语言与硬件电路相对应的“
课程中首先会给大家讲解在企业中一般数字电路从算法到流片这整个过程中会涉及到哪些流程,都分别使用什么工具,以及其中每个流程都分别做了
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