介绍了一种10M/ 100M 以太网控制器的实现方法,该控制器以FIFO 作为帧缓存,通过程序设计实现10M/ 100M 自适应,设计中采用WS 接口,提高了设计的灵活行,可以实现与其他SOC 的互连,该设计采用VerilogHDL 硬件描述语言编程,基于ISE 开发环境,在Xilinx 公司的Spartan2 Ⅲ系列PGA XC3S1000242FT256C 上实现。
本视频基于Xilinx公司的Artix-7FPGA器件以及各种丰富的入门和进阶外设，提供了一些典型的工程实例，帮助读者从FPGA基础知识、逻辑设计概念
本课程为“从零开始大战FPGA”系列课程的基础篇。课程通俗易懂、逻辑性强、示例丰富，课程中尤其强调在设计过程中对“时序”和“逻辑”的把控，以及硬件描述语言与硬件电路相对应的“
课程中首先会给大家讲解在企业中一般数字电路从算法到流片这整个过程中会涉及到哪些流程，都分别使用什么工具，以及其中每个流程都分别做了
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基于FPGA 的10M100M 以太网控制器的设计.pdf(310 KB)
