Vivado 专家系列 — 高速时序收敛技巧时间：2018 年 2 月 1 日
赛灵思 “Vivado 专家系列” 研讨会将由来自赛灵思 Vivado 开发者及资深技术支持团队成员为您带来包括技术分享、设计方法学、设计技巧等内容，以帮助用户快速提高其基于 FPGA 的设计效率。此次研讨会为该系列的第一期，旨在深入剖析 Vivado 高速时序收敛技术。另外我们还将总结高速设计面临的挑战，
介绍设计分析、设计向导以及设计复杂性和拥塞的分析方法。
Vivado 专家系列 — 高速时序收敛技巧时间：2018 年 2 月 1 日 赛灵思 “Vivado 专家系列” 研讨会将由来自赛灵思 Vivado 开发者及资深技术支持团队成员为您带来包括技术分享、设计方法学、设计技巧等内容，以帮助用户快速提高其基于 FPGA 的设计效率。此次研讨会为该系列的第一期，旨在深入剖析 Vivado 高速时序收敛技术。另外我们还将总结高速设计面临的挑战， 介绍设计分析、设计向导以及设计复杂性和拥塞的分析方法。
研讨会结束还有专家在线问答环节，可以解答您的疑问。
高亚军（Lauren Gao）
赛灵思战略应用高级工程师
专注于 C/C++ 高层次综合，拥有多年利用 Xilinx FPGA 实现数字信号处理算法的经验，对 Xilinx FPGA 的架构、开发工具和设计理念有深入的理解。发布《Vivado入门与提高》，《Vivado HLS 快速上手》等网络视频课程，点击率超过10万、出版《基于FPGA的数字信号处理（第2版）》及《Vovadp从此开始》等书籍，广受好评。
高 峻（Jonathan Gao）
赛灵思中国区战略应用工程师经理
负责中国区关键客户新技术导入以及FPGA设计方法的推广和支持。Jonathan在FPGA领域17年以上的工作经验。加入赛灵思之前，从事多年FPGA研发工作。Jonathan毕业于东南大学无线电系，拥有通信工程学士学位。
本视频基于Xilinx公司的Artix-7FPGA器件以及各种丰富的入门和进阶外设，提供了一些典型的工程实例，帮助读者从FPGA基础知识、逻辑设计概念
本课程为“从零开始大战FPGA”系列课程的基础篇。课程通俗易懂、逻辑性强、示例丰富，课程中尤其强调在设计过程中对“时序”和“逻辑”的把控，以及硬件描述语言与硬件电路相对应的“
课程中首先会给大家讲解在企业中一般数字电路从算法到流片这整个过程中会涉及到哪些流程，都分别使用什么工具，以及其中每个流程都分别做了
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