28nm 之战　

Altera 和 Xilinx都发布了28nmFPGA，都集成了 28Gbps收发器。

1. 性能对比

2. 测试对比

Altera Demo板使用huber suhner MMPX 65 GHz snap connectors和2.4mm Cable，经过FCI Airmax 连接器20寸10G Base KR背板到连接器板，再通过cable环回到FPGA，整个链路长度超过40寸。使用BERTScope 的CRU和带精密时钟和CDR单元的DSA8200. 示波器整体本底抖动200fs。

Xilinx Demo只展示了发射端的眼图测试，并请来了SI界的大牛Howard Johnson做特邀嘉宾。测试仪器为86100C+86108，本底抖动60fs，使用参考时钟如下SRS CG635。

3. 眼图对比

Altera 10Gbps收发器发送端眼图，通过PCB上1寸多长的通道。

10Gbps PRBS信号经过超40寸长的链路后，接收端通过CTLE和DFE均衡的眼图。

Xilinx 28Gbps收发器发送端眼图

Altera 28Gbps发射端眼图，针对视频上公布的这个眼图，Xilinx这么说：全球著名的信号完整性专家Howard Johnson博士在赛灵思官网上发布的一段视频中对Virtex-7 HT FPGA的28Gbps串行接收器进行了演示，该演示采用实际的PRBS31模式，并获得了非常完美的眼图，显示其传输信号的质量非常好，几乎没有什么抖动。而其竞争对手在其网站上公布的25Gbps串行收发器性能演示眼图，开眼率不到Xilinx的1/2，而且信号质量不好，抖动较厉害。

Xilinx公司Serial IO高级产品市场经理Panch Chandrasekaran说：“尽管我们的主要竞争对手在新闻稿中对外宣称其28nm FPGA实现了66个28Gbps收发器，但实际上他们至今给客户演示的28nm FPGA只有4个28Gbps收发器(实际性能只有25Gbps)。

事实上，作为同时满足符合OIF CEI-28G 标准(光互联论坛的28Gbps通用电气输入输出规范)的28Gbps收发器，必须都满足最低的收发器时钟抖动性能，两者的PLL单元均基于LC tack技术；也必须满足最小的接收机抖动预算 0.3UI。