新器件支持、ISE 设计套件、赛灵思 CORE Generator 和 IP 更新。
2010年10月初，赛灵思推出了 ISE® 12.3 设计套件。该新版本针对片上系统设计的功能模块互联推出了数个满足 AMBA® AXI4 规范的IP 核，以及用于提高生产力的 PlanAheadTM 工具，其中最主要的是采用了改进的新型用户界面和项目管理功能的全新 RTL 到比特流设计流程。此外，该套件还推出了用以降低 Spartan®-6 FPGA 设计动态功耗的智能时钟门控技术。
本视频基于Xilinx公司的Artix-7FPGA器件以及各种丰富的入门和进阶外设，提供了一些典型的工程实例，帮助读者从FPGA基础知识、逻辑设计概念
本课程为“从零开始大战FPGA”系列课程的基础篇。课程通俗易懂、逻辑性强、示例丰富，课程中尤其强调在设计过程中对“时序”和“逻辑”的把控，以及硬件描述语言与硬件电路相对应的“
课程中首先会给大家讲解在企业中一般数字电路从算法到流片这整个过程中会涉及到哪些流程，都分别使用什么工具，以及其中每个流程都分别做了
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