IC前端设计絮论（转自EETOP 论坛）

本文转自 EETOP BBS，由EETOP 版主 jackertja 原创

前端设计做了几年，写一些东西来纪念一下。        基于工程经验，和一些书籍，比较繁琐，欢迎讨论。  

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●组合电路的描述可以使用always(Verilog-HDL)/process(VHDL)、 function(Verilog-HDL/VHDL)或并行赋值语句的方式描述

●使用function时，function内部if/case的分支也应写全

24译码器组合电路的function写法

24译码器组合电路的always/process写法

组合电路的描述方式可以分为两类，一类是在always(Verilog-HDL)或process(VHDL)块内部描述，另一种则是在always/process块外部，使用function(Verilog-HDL/VHDL)加并行赋值语句的方式描述。

在使用always/process块描述组合电路时，是在敏感变量表内定义的信号值变换的同时刻，对always/process块内部的顺序执行语句进行赋值判断。当判断到always/process块尾部时，返回到块开头，重复判断。

在使用function描述组合电路时，是定义一个函数，此函数有且只有一个返回值，在调用此函数时实现组合电路。

使用这两类描述方式的优缺点对比如下表：

使用function加并行赋值语句描述时，不会生成时序电路，因此可以明确地区分出组合电路，而不会造成always/process块那样的意外锁存器。但是，调用function时需要设定参数和返回值，增加了代码的工作量。特别当Verilog-HDL的function内的参数未声明且模块内部有相同名称的信号时，会直接调用模块内信号，这在语法上没有问题，但出现bug时则难以发现。此外，当Verilog-HDL的function的参数或返回值与实际调用的信号间位宽不等时，也是符合语法的，但实际上极有可能是错误。

使用function时，function内部的if/case分支未写全时，也不会生成锁存器。但在仿真时的动作与锁存器相同；而在使用综合工具生成实际电路时，未写全的分支会被判断成don’t care，此时组合电路的输出值可能被综合成1也可能是0。这样在RTL仿真和门级网表仿真时的动作可能不同，从而造成极大的危险。因此，即使是function内部，也应将if/case的分支写全。

相对而言，使用always/process块描述组合电路，代码工作量更少且便于阅读，但由于锁存器和组合电路的描述方式很接近，因此容易生成意外的锁存器。此外，当always/process块的敏感变量表未写全时，RTL仿真和门级网表仿真的动作将不同，有错误的风险。

虽然，always/process的敏感变量表遗漏或function参数位宽不匹配等问题是很小的笔误，但却可能造成实际的电路错误，而且在RTL仿真阶段很难发现。现今的IC设计规模都很大，不可能将每一个测试用例都在门级网表仿真下测试，故必须保证RTL仿真和门级仿真的一致性。因此，遵守良好的代码风格，保证RTL代码没有问题，并使用代码静态分析工具(lint)对其做检查。

RTL与门级网表仿真结果不一致的问题，除本节外，还可以参考

■【上电复位应使用异步复位】

■【门控时钟的使用】

■【always/process块的输入信号应全部在敏感变量表内定义】

■【always/process块的初始值描述】

■【FF的描述】

■【RTL代码动作不应依赖于parallel_case等综合器命令】

■【注意输入信号的时序】

■【不同仿真器间存在动作差异】

等章节。