直接数字频率合成器的PFGA实现

摘要：系统采用Xilinx公司生产的型号为XC3S200的FPGA芯片和Maxim公司生产的型号为MAX5885的专用D／A芯片，利用直接数字频率合成技术，通过Xilinx公司的ISE 9．2开发软件，完成DDS核心部分即相位累加器和ROM查找表的设计。可得到相位连续、频率可变的信号。经过电路设计和模块仿真，验证了设计的正确性。由于FPGA的可编程性，使得修改和优化DDS的功能非常快捷。
关键词：FPGA；直接数字频率合成；数／模转换器；ISE 9．2

0 引言
    1971年，美国学者Joseph Tierney等三人提出了基于全数字技术，从相位概念出发直接合成所需波形的一种新的频率合成原理，称之为直接数字频率合成器(Drect Digital Synthesis，DDS)。这是频率合成技术的一次重大革命，与第二代基于锁相环频率合成技术相比，DDS具有频率切换时间短、频率分辨率高、相位可连续变化和输出波形灵活等优点。因此，广泛应用于教学科研、通信、雷达、自动控制和电子测量等领域。随着DDS技术的不断发展完善，近几年来，其应用范围已经扩展到宇航、遥控遥测、仪器仪表等各项电子领域。
    虽然现在市场上有许多专用的DDS芯片，但控制方式却是相对固定的，因此不一定是所需要的。现场可编程门阵列(Field Programmable Gate Array，FPGA)器件具有速度快、集成度高和现场可编程的优点，因而在数字处理中得到广泛应用，越来越得到硬件电路设计工程师的青睐。因此，利用FPGA的这些特性，则可根据需要方便的实现各种比较复杂的调频、调相和调幅功能。

1 DDS结构原理
    DDS是一种从相位概念出发直接合成所需波形的数字频率合成技术，主要通过查找波形表实现。由奈奎斯特抽样定理可知，当抽样频率大于被抽样频率的2倍时，通过抽样得到的数字信号可通过一个低通滤波器还原成原来的信号。
    DDS的工作原理为：在参考时钟的驱动下，相位累加器对频率控制字进行线性累加，得到的相位码对波形存储器寻址，使之输出相应的幅度码，经过模／数转换器得到相应的阶梯波，最后再使用低通滤波器对其进行平滑，得到所需频率的平滑连续的波形，其结构如图1所示。

    相位累加器由N位加法器和N位累加寄存器级联构成。每经过一个时钟脉冲fclk，加法器就将频率控制字与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。相位累加器输出的数据就是合成信号的相位，相位累加器的溢出频率就是DDS的输出信号频率。用相位累加器输出数据作为波形存储器(ROM)的相位取样地址，这样就可以把存储在波形存储器内的波形抽样值(二进制编码)经查找表查出，完成相位到幅度的转换。
    DDS模块的输出频率是系统工作频率、相位累加器比特数N以及频率控制字三者的一个函数，其数学关系由式(1)给出。
   
    它的频率分辨率，即频率的变化间隔为K／2N。
2 系统功能单元实现
   该系统设计是针对DDS的基本结构，以FPGA为核心，加上外围电路而实现的。
2．1 相位累加器
    相位累加器由8位加法器与8位寄存器级联构成。累加器将加法器在上一个时钟作用后所产生的相位数据反馈到加法器的输入端：使加法器在下一个时钟作用下继续与频率控制字data相加，实现相位累加，当相位累加器累加结果等于或大于256(当N=8时)，则产生1次溢出，完成1个周期波形输出。该相位累加器采用Verilog语言设计实现。