FPGA时钟设计

3 多级逻辑时钟
    当产生门控时钟的组合逻辑超过一级(即超过单个的“与”门或“或”门)时，验证设计项目的可靠性变得很困难。即使样机或仿真结果没有显示出静态险象，但实际上仍然可能存在着危险。通常，不应该用多级组合逻辑去钟控PLD设计中的触发器。
    图4给出一个含有险象的多级时钟的例子。时钟是由SEL引脚控制的多路选择器输出的。多路选择器的输入是时钟(CLK)和该时钟的2分频(DIV2)。多级逻辑的险象可以去除。例如，可以插入“冗余逻辑”到设计项目中。然而，PLD／FPGA编译器在逻辑综合时会去掉这些冗余逻辑，使得验证险象是否真正被去除变得困难了。为此，必须应寻求其他方法来实现电路的功能。

    图5给出图4电路的一种单级时钟的替代方案。图中SEL引脚和DIV2信号用于使能D触发器的使能输入端，而不是用于该触发器的时钟引脚。采用这个电路并不需要附加PLD的逻辑单元，工作却可靠多了。

4 行波时钟
    另一种流行的时钟电路是采用行波时钟，即一个触发器的输出用作另一个触发器的时钟输入。如果仔细地设计，行波时钟可以像钟一样地可靠工作。然而，行波时钟使得与电路有关的定时计算变得很复杂。行波时钟在行波链上各触发器的时钟之间产生较大的时间偏移，并且会超出最坏情况下的建立时间、保持时间和电路中时钟到输出的延时，使系统的实际速度下降，如图6所示。

5 多时钟系统
    许多系统要求在同一个PLD内采用多时钟。最常见的例子是两个异步微处理器之间的接口，或微处理器和异步通信通道的接口。由于两个时钟信号之间要求一定的建立和保持时间，所以，上述应用引进了附加的定时约束条件。它们也会要求将某些异步信号同步化。
    图7给出一个多时钟系统的实例。CLK_A用以钟控REG_A，CLK_B用于钟控REG_B，由于REG_A驱动着进入REG_B的组合逻辑，故CLK_A的上升沿相对于CLK_B的上升沿有建立时间和保持时间的要求。由于REG_B不驱动馈到REG_A的逻辑，CLK_B的上升沿相对于CLK_A没有建立时间的要求。此外，由于时钟的下降沿不影响触发器的状态，所以CLK_A和CLK_B的下降沿之间没有时间上的要求。电路中有两个独立的时钟，可是，在它们之间的建立时间和保持时间的要求是不能保证的。在这种情况下，必须将电路同步化。图8给出REG_A的值(如何在使用前)同CLK_B同步化。新的触发器REG_C由GLK_B触控，保证REG_G的输出符合REG_B的建立时间。然而，这个方法使输出延时了一个时钟周期。

    在许多应用中只将异步信号同步化还是不够的，当系统中有两个或两个以上非同源时钟的时候，数据的建立和保持时间很难得到保证，将面临复杂的时间问题。最好的方法是将所有非同源时钟同步化。使用PLD内部的锁项环(PLL或DLL)是一个效果很好的方法，但不是所有PLD都带有PLL，DLL，而且带有PLL功能的芯片大多价格昂贵，所以除非有特殊要求，一般场合可以不使用带PLL的PLD。这时需要使用带使能端的
D触发器，并引入一个高频时钟。

6 结语
    稳定可靠的时钟是系统稳定可靠的重要条件，所以不能将任何可能含有毛刺的输出作为时钟信号，并且尽可能只使用一个全局时钟，对多时钟系统要注意同步异步信号和非同源时钟。