如果您想阅读更多有关我们的FPGA是如何适合于众多广泛应用的信息，我们向您推荐本应用指南及白皮书
主打白皮书：运用XILINX 7系列FPGA的28nm工艺降低功耗
http://www.xilinx.com/cn/support/documentation/white_ papers/wp389_Lowering_Power_at_28nm.pdf#MarNL
这本全新白皮书由Jameel Hussein、Matt Klein和 Michael Hartwhich撰写，讨论了有关Xilinx® 28-nm 7系列FPGA的数个功耗方面的问题，该系列所包括的TSMC 28nm high-k绝缘层 金属栅极（HKMG）是高性能、低功耗（HPL）运算的最佳选择。 书中描述了28nm HPL运算在功耗方面的诸多益处及其在Xilinx整个产品系列中的有效应用，同时还探讨了架构创新，以及在静态功耗、动态功耗、I/O电压等方面诸多旨在降低功耗的特性。
Xilinx通过应用控制FPGA及系统功耗的整体性方案，在7系列产品中使功耗大幅降低。与上一代产品相比，FPGA的总功耗最多可降低50% ——在最大运算（最恶劣的情况）强度下的功耗降低甚至更多。设计师们可以通过充分利用新的I/O特性及先进的时钟软件和逻辑门控制软件，进一步降低功耗，从而获得业界最低的FPGA总额定功率。
XAPP883:通过局部重配置实现PCI EXPRESS 技术的快速配置
http://www.xilinx.com/cn/support/documentation/ application_notes/xapp883_Fast_Config_PCIe.pdf
PCI Express® 规范要求端口在供电稳定至少100毫秒后作好链路协商（link training）准备。由于各种新一代的FPGA——例如Xilinx Virtex®-6 系列——的配置内存不断增大， 要达到这一要求变得十分困难。有一种创新方法可应对这一挑战，那就是充分利用FPGA局部重配置领域所取得的最新进展，把一个大型FPGA中基于PCIe®规范系统的总体配置分为两个步骤：PCIe系统初始链路配置和后续的用户应用程序重配置。
正如Simon Tam和Martin Kellermann在本应用指南中所阐释的那样，在基础复位解除前的100ms时间窗中的第一阶段，仅对FPGA PCIe系统的程序区块和相关逻辑进行配置是可行的。利用Virtex-6 FPGA的局部重配置能力，主机便能够重新配置FPGA，从而通过已激活的PCIe系统链路执行应用程序。
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这种方式不仅为更快速的PCIe系统配置提供了解决方案，而且提升了用户应用程序的安全性，因为比特流（bitstream）仅可由主机读取并能被更好地加密。通过减少外部配置组件的成本和电路板空间，这种方式有助于降低系统成本。
本应用指南描述了利用这种两步配置法建立一个高速PCIe配置（FPC）模块的方法。我们提供的参考设计可以帮助设计师快速启动一个PlanAhead™软件局部重配置项目。参考设计利用了8路PCIe技术第一代链路，并以Virtex-6 FPGA ML605评估板作为设计目标。
XAPP1151: 可参数化内容可寻址存储器
http://www.xilinx.com/cn/support/documentation/applica- tion_notes/xapp1151_Param_CAM.pdf
Kyle Locke所撰写的这本应用指南详细介绍了一种可参数化内容可寻址存储器（CAM），而且提供了一个参考设计与此配套。这个参考设计替换了先前通过CORE Generator™软件实现的CAM内核。设计师应该将这个CAM参考设计运用到所有针对Virtex-6、 Virtex-5、Virtex-4、Spartan®-6、Spartan-3、Spartan-3E、 Spartan-3A 和 Spartan-3A DSP FPGA，以及更新架构的新FPGA的设计中。参考设计中包含的所有特性和接口都与LogiCORE™ IP CAM 6.1版内核向后兼容。此外，由于参考设计是以纯文本VHDL格式提供的，因而功能的实现是完全可视化的，这使调试和代码修改都变得简单。
与标准存储器核心不同，CAM采用了内容匹配，而非地址匹配。内容匹配算法将内容值作为指向地址值数据库的索引，相比于在标准存储器中依次逐个地在每个地址位置查询一个特定值的算法，这种算法能实现更快速的数据检索。附加的并行内容比对能力甚至还能实现更高速的检索。CAM参考设计中包含的一套脚本代码允许对宽度、深度、存储类型和可选功能的定制。
您可以在以下两种存储器实施方案中选择一个用以配置CAM：可以选择基于SRL16E的CAM，其写入操作为16个时钟周期，检索操作为一个时钟周期；或者是基于BRAM的CAM，其写入操作仅需两个时钟周期，检索操作为一个时钟周期。基于BRAM的CAM也支持可选的附加输出寄存器，该寄存器能为所有的读取操作增加一个时钟周期的等待时间。
XAPP19: 编写高效的测试平台（TESTBENCHE）
http://www.xilinx.com/cn/support/documentation/applica- tion_notes/xapp199.pdf
本应用指南是为那些他们刚刚接触HDL检验流程，并且还不具备编写用于验证HDL设计的测试平台的丰富经验的逻辑设计师编写的。作者Mujtaba Hamid为布署和构建高效的测试平台提出了指导方针，并提供了一个开发自检测试平台的算法，这个自检测试平台可以用于任何设计中。
由于设计规模和复杂性的增加，数字设计的验证已经变得愈发困难重重，且耗时耗力。为应对这一挑战，验证工程师们需要借助几种工具和方法。对于数百万门电路的大型设计，设计师通常使用一套常规验证工具。但是，对于较小型的设计，设计工程师通常发现HDL仿真器配合测试平台的方法会有最佳表现。因此，测试平台已经成为验证高级语言设计的标准方法。一般而言，测试平台承担以下任务：
• 将被检设计（DUT）实例化
• 通过将测试向量应用到模型来仿真这个DUT
• 将结果输出到一个终端或波形窗口中进行视觉检查
• 可以选择将实际结果与预期结果进行对比
通常，设计师使用作为行业标准的VHDL语言或Verilog 硬件描述语言编写测试平台。测试平台调用功能设计，并对其仿真。复杂的测试平台还执行附加功能——例如，它们包含确定针对设计的合适的设计仿真的逻辑，或是比较实际结果与预期结果的逻辑。
测试平台为工程师提供了一个可移植可升级的验证流程。使用混合语言仿真器，设计师可以自由使用他们的HDL语言来验证设计，不论这些设计是用VHDL还是用Verilog编写的。对于搭建使用简单结构且所需源代码最少的测试平台，高级行为语言提供了更多便利。
本应用指南描述了一个组织良好的测试平台的结构，并提供了一个自检测试平台的范例——这种测试平台实现了实际结果与预期结果的自动对比。自检验测试平台实现了验证仿真过程中的正确设计结果的自动化，设计可从此受益。
XAPP1076: 用SPARTAN-6 FPGA GTP 收发器实现三倍速率SDI
http://www.xilinx.com/cn/support/documentation/applica- tion_notes/xapp1076_S6GTP_TripleRateSDI.pdf
三倍速率串行数字接口（SDI）支持SMPTE SD-SD、HD-SDI 和 3G-SDI标准，在专业广播视频设备中得到广泛应用。广播工作室和视频制作中心用它来传输未压缩数字视频和嵌入式辅助数据，如多路音频通道。
Spartan-6 FPGA GTP收发器非常适合于实现三倍速率SDI接收器和发射器，在低成本设备上提供出色性能和高度可靠性。 在本应用指南中，Tidwell描述了Spartan-6设备中GTP收发器所用的三倍速率SDI接收器和发射器的参考设计。
Spartan-6 FPGA三倍速SDI参考设计支持 SD-SDI、HD-SDI 和3G-SDI (包括A级和B级)。 Spartan-6 FPGA GTP收发器三倍速率SDI发射器有一个20位GTP接口，后者是由Spartan-3和更快速的Spartan-6设备所支持的。支持所有的SDI模式仅需要两种参考时钟频率：148.5 MHz (针对速度为270 Mbits/s 的SD-SDI、1.485 Gbits/s的HD- SDI和2.97 Gbits/s的3G-SDI) ； 148.5/1.001 MHz （针对速度为1.485/1.001 Gbits/s的HD-SDI和2.97/1.001 Gbits/s的3G-SDI）。发射器直接支持对1080p 50-Hz、 59.94-Hz和60-Hz 视频的3G-SDI A级传输，同时也为预定格式的双路HD-SDI流提供直接支持，不论是通过双路HD-SDI抑或是3G-SDI B级格式。 l
接收器有一个比特率探测器，后者能够将两种HD-SDI 比特率和两种
本视频基于Xilinx公司的Artix-7FPGA器件以及各种丰富的入门和进阶外设，提供了一些典型的工程实例，帮助读者从FPGA基础知识、逻辑设计概念
本课程为“从零开始大战FPGA”系列课程的基础篇。课程通俗易懂、逻辑性强、示例丰富，课程中尤其强调在设计过程中对“时序”和“逻辑”的把控，以及硬件描述语言与硬件电路相对应的“
课程中首先会给大家讲解在企业中一般数字电路从算法到流片这整个过程中会涉及到哪些流程，都分别使用什么工具，以及其中每个流程都分别做了
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