速度高达666 MBPS 时SPARTAN-3E/3A FPGA 中的7:1 串行化

（相关接收器设计的介绍敬请参阅XAPP485，“速度高达666 Mbps 时Spartan-3E/3A FPGA中的1:7 解串行化”，网址：http://www.xilinx.com/cn/support/documentation/application_ notes/xapp485.pdf。）这些设计适用于Spartan-3E/3A FPGA，但不适用于最初的Spartan-3 器件。有关此应用指南的设计文件主要针对Spartan-3E 系列，不过Spartan-3A 延伸系列也支持相同的设计方法。

 提供两个版本的串行器设计。在Logic 版中，速度较低的系统时钟与速度较高的发射器时钟进行相位校准。而FIFO 版，就其本身而言，则采用基于block RAM 的FIFO 存储器来确保两个时钟之间无任何相位关系要求。两个版本都采用是系统时钟3.5 倍的发射时钟，同时采用双数据速率(DDR) 技术使串行化系数达到7。这样做的目的是让内部逻辑保持合理速度，并确保时钟生成不超出Spartan-3E FPGA 数字频率合成器(DFS) 模块的范围。 

Spartan-3E FPGA 的最高数据速率在-4 速度等级时为622 Mbps，而在-5 速度等级时则达到666 Mbps。Spartan-3A FPGA 的最高数据速率在-4 速度等级时为640 Mbps，而在-5 速度等级时则达到700 Mbps。 

两种器件的限制是Stepping 1 硅片中DFS 块的最高速度。