这个问题很简单，写完后不希望大家责怪我说这个也太简单了，我也是偶尔发现，解决了我对如何
使用LUT进行逻辑设计的困惑。希望对有用的人有用
[color]第一步 打开一个ISE工程，随便哪一个有HDL组成的都可以，我打开的如下：
第二步 进行综合，修改自己的错误。综合成功。
第三步，在区域2中点击区域3的选项运行，一定不要选择区域3上面的那个选项，出现如下界面：在不熟悉的条件下，请选用默认的选项。
将出现如下图的顶层图：
双击后进入，一直看到自己所有模块都在里面。 
不停双击，直到最底层，只能是LUT和寄存器为止，我的是如此： 
双击上面显示的LUT，跳出对话框。 
上面的为显示原理图部分。
依次为等式，真值表，卡纳夫表，就不一一列出了。 
本视频基于Xilinx公司的Artix-7FPGA器件以及各种丰富的入门和进阶外设，提供了一些典型的工程实例，帮助读者从FPGA基础知识、逻辑设计概念
本课程为“从零开始大战FPGA”系列课程的基础篇。课程通俗易懂、逻辑性强、示例丰富，课程中尤其强调在设计过程中对“时序”和“逻辑”的把控，以及硬件描述语言与硬件电路相对应的“
课程中首先会给大家讲解在企业中一般数字电路从算法到流片这整个过程中会涉及到哪些流程，都分别使用什么工具，以及其中每个流程都分别做了
@2003-2020 中国电子顶级开发网
