在数字电路中，时钟脉冲信号是最重要的信号之一。一个数字电路往往需要多种频率的脉冲作为驱动，通常采用一个高频晶振产生一种高频率的脉冲，再用其它的分频方法进行分频，从而产生各种不同频率的脉冲，是一种常用的方法。本文设计的分频器是采用Verilog HDL 硬件描述语言，采用参数化的设计思想，在FPGA 上实现的一种软件化的分频器，且该分频器仅占用FPGA 的几个逻辑单元。
本视频基于Xilinx公司的Artix-7FPGA器件以及各种丰富的入门和进阶外设，提供了一些典型的工程实例，帮助读者从FPGA基础知识、逻辑设计概念
本课程为“从零开始大战FPGA”系列课程的基础篇。课程通俗易懂、逻辑性强、示例丰富，课程中尤其强调在设计过程中对“时序”和“逻辑”的把控，以及硬件描述语言与硬件电路相对应的“
课程中首先会给大家讲解在企业中一般数字电路从算法到流片这整个过程中会涉及到哪些流程，都分别使用什么工具，以及其中每个流程都分别做了
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用Verilog HDL 实现基于FPGA 的通用分频器的设计.pdf(115 KB)
