Xilinx Zynq UltraScale+ MPSoC技术概览

热度109票  浏览3192次 【共0条评论】【我要评论 时间:2016年8月03日 20:47

Xilinx Zynq UltraScale+ MPSoC技术概览

 

作者:Sleibso

Xilinx的六位专家在IEEE Micro杂志3/4月刊上联名发表了一篇15页的长文深度描述了Xilinx 16nm Zynq UltraScale+ MPSoC相关技术信息。您可以通过在线浏览 http://online.qmags.com/MIC0316 获取该文章的电子版全文或继续阅读本文了解技术的关键内容。


Zynq UltraScale+ MPSoCXilinx推出的第二代多处理SoC系统,在第一代Zynq-7000的基础上做了全面升级。包括先进的multi-domainmulti-island电源管理系统;高密度片上UltraRAM静态存储器;单通道速率高达32Gbps的高速收发器;集成100GbEPCIe Gen4150Gbps InterlakenI/O控制器;高性能UltraScale可编程逻辑。和Zynq-7000系列器件相比,加密、安全和电源管理都得到了显著增强。Zynq UltraScale+ MPSoC系统框图如下图1所示。


1 Zynq UltraScale+ MPSoC系统框图

和第一代Zynq-7000 SoC一样,Zynq UltraScale+ MPSoC第一级初始化boot也是先从PS启动,支持RSA签名和AES认证。在初始化Boot确认整个器件的安全性之后再加载PL(可编程逻辑)配置。用户可以把Zynq UltraScale+ MPSoC的片上PL看成处理器的外设,可用于应用加速或其它差异化的处理。Zynq UltraScale+ MPSoC的各子系统和PL可以完全关电或进行动态电源管理按需开关。大多数的Zynq UltraScale+ MPSoC PS里面的处理器核均可独立供电。

Zynq UltraScale+ MPSoCPS有以下主要特点:

·  一个四核64ARM Cortex-A53处理器,带L1L2级缓存和ECC功能,可单独上电和关电;

·  Cache一致性互联单元为PSPL提供双向Cache一致性保证;

·  SMMU(系统内存管理)单元用于PSPL虚拟内存管理;

·  双核ARM Cortex-R5F处理器(带浮点扩展),可运行在锁步模式或独立工作模式,包含Cache和带ECC的存储,可成对关电;

·  ARM Mali-400 MP2 GPU用于2D/3D图形显示,带支持一路或两路4Kp30视频流的DP接口;

·  H.265/264视频编解码器,10位像素深度下支持4Kp60编解码;

·  基于三冗余处理器的配置和电源管理单元;

·  DDR控制器支持ECC功能的DDR3/4LPDDR3/4 SDRAMZynq UltraScale+ MPSoCPSPL共享SDRAM空间;

·  硬核外设包括:GigEUSB3.0SATA3.0SPIIICCANUARTFlash控制器(QSPI-NORSDeMMCONFI NAND)。

Zynq UltraScale+ MPSoCPS由两个处理子系统构成:双核Cortex-R5F实时处理子系统,包括低功耗域的锁步RPU(实时处理单元);应用子系统含一个基于四核、64 ARM Cortex-A53 处理器的RPU(应用处理单元),工作在全功耗域。Zynq UltraScale+ MPSoC使用一个独立的功耗域用于PL和电池供电域(安全秘钥和实时时钟)。

基于双核ARM Cortex-R5F处理器的RPU可工作在锁步和独立运行模式。锁步模式用于安全性要求严苛的场合,在锁步模式下,从处理器输入延时两拍提供时间分集。两个AMR Cortex-R5F处理器版图在物理上不同以提供物理分集,锁步检查逻辑也是冗余的。RPU有一个独立的低延时接口到PL,在全功耗域(包括APU)关电的情况下也可以访问。RPU可以低延时确定性访问片上内存来用于安全性要求严苛的实时服务。低功耗子系统(LPS)包括RPU支持ASIL-CSIL3标准。全功耗子系统(FPS)包括APU支持 ASIL-BSIL2标准。

APURPUPL子系统共享内存,Zynq UltraScale+ MPSoCSMMU提供内存保护并在Boot时为APURPUPL子系统提供内存分割。片上的DDR控制器提供六个访问端口供片上多个Master设备共享访问。DDR控制器提供三种模式的交易:低延时(LL),高吞吐(BE)和实时(RT)。低延时(LL)交易具有最高优先级的仲裁,实时(RT)交易不能超过其延时要求,RT请求带时间戳和跟踪功能确保给定延时保证。如果RT交易延时保持在给定要求之下,它被当做高吞吐(BE)交易,当RT时间戳超出延时保证,内存控制器提高RT的优先级到最高级。

多端口的PS-PL互联支持高达1TB的带宽,每个Port可支持85GbpsPort符合AMBA AXI4接口标准,支持1286432bit数据位宽访问。一致性端口符合AMBA ACE Cache一致性协议,提供单向或双向的Cache一致性保证。

Zynq UltraScale+ MPSoC可以从QSPIONFI NANDSD卡或者eMMC启动,启动镜像和bit文件可以使用4096bit RSA秘钥签名(带384bit SHA-3)。同时还提供片上存储器用于多重RSA公共秘钥来支持秘钥撤回。安全boot支持256bit AES加密,AES秘钥可以存储在e-fuse或电池供电备份的RAM中。为了缓和DPAs,解密只在签名认证成功后进行。启动镜像(或bit文件)加密支持key rolling进一步缓和DPAs。篡解检测机制检测供电、片上温度、时钟频率和关键的内部和外部接口。如果检测到篡解事件,安全子系统清除并锁定系统,只能是再次冷启动才能恢复。

Zynq UltraScale+ MPSoC有多个电源域,然后更进一步分成多个power islands——on-die power-gated域。每一个APU处理器核都是独立的power-gatedRPU处理器是成对的power-gated。在FPD电源域上电的时候,每一个APU核都能够通过power-gate独立关电,APU L2RPU紧密耦合内存也是可以独立关电的。每一个大型外设同样可以独立关电。标准的电源管理API允许PMU(电源管理单元)为APURPU提供电源管理服务。

Zynq UltraScale+ MPSoC支持四种电源模式:
Full-power模式;
Low-power模式,此时FPD是关闭的;
Sleep模式同时DRAM暂停;
Power-off模式同时DRAM暂停。

 

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