异步FIFO设计(非常详细,图文并茂,值得一看!)

热度121票  浏览3604次 【共0条评论】【我要评论 时间:2016年9月12日 20:56

(本文由EETOP论坛帖子编辑修改而来,原帖为word文档,可以点击阅读原文下载)

                          

一、概述

在大规模ASICFPGA设计中,多时钟系统往往是不可避免的,这样就产生了不同时钟域数据传输的问题,其中一个比较好的解决方案就是使用异步FIFO来作不同时钟域数据传输的缓冲区,这样既可以使相异时钟域数据传输的时序要求变得宽松,也提高了它们之间的传输效率。此文内容就是阐述异步FIFO的设计。


二、设计原理




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