基于FPGA的数字分频器设计

热度49票  浏览1803次 【共0条评论】【我要评论 时间:2017年9月04日 22:56

结果如图3-1所示。

  

由图3-1得知,当8192kHz的晶振时钟输入8个时钟,系统输出1个时钟,即一个1024kHz频率的时钟。程序设计中采用计数器来实现,当计数器值为0-((n/2-1=-3时,输出时钟信号进行翻转,同时给计数器一个复位信号,使下一个时钟上升沿到来时,计数器重新开始计数,不断循环下去。

1.1 512kHz时钟分频

根据所需的时钟频率为512kHz的时钟,而晶振时钟的频率为8192kHz,晶振时钟与所需的时钟频率恰巧是16倍的整数倍关系,因此需要对8192kHz的晶振时钟进行16分频来获得所需要的时钟。根据整数倍分频器的设计方法原理,通过ISE9.1逻辑设计工具,利用VHDL硬件描述语言来进行16分频的分频器设计。然而16又是偶数,所以需要设计的是偶数分频器。对设计的内容通过Modelsim6.5仿真软件进行仿真验证,结果如图3-2所示。

3-2 512kHz时钟分频

由图3-2得知,当8192kHz的晶振时钟输入16个时钟,系统输出1个时钟,即一个512kHz频率的时钟。程序设计中采用计数器来实现,当计数器值为0-((n/2-1=-7时,输出时钟信号进行翻转,同时给计数器一个复位信号,使下一个时钟上升沿到来时,计数器重新开始计数,不断循环下去。

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