基于FPGA的数字分频器设计

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1.2 256kHz时钟分频

根据所需的时钟频率为256kHz的时钟,而晶振时钟的频率为8192kHz,晶振时钟与所需的时钟频率恰巧是32倍的整数倍关系,因此需要对8192kHz的晶振时钟进行32分频来获得所需要的时钟。根据整数倍分频器的设计方法原理,通过ISE9.1逻辑设计工具,利用VHDL硬件描述语言来进行32分频的分频器设计。然而32又是偶数,所以需要设计的是偶数分频器。对设计的内容通过Modelsim6.5仿真软件进行仿真验证,结果如图3-3所示。

3-3 256kHz时钟分频

由图3-3得知,当8192kHz的晶振时钟输入32个时钟,系统输出1个时钟,即一个256kHz频率的时钟。程序设计中采用计数器来实现,当计数器值为0-((n/2-1=-15时,输出时钟信号进行翻转,同时给计数器一个复位信号,使下一个时钟上升沿到来时,计数器重新开始计数,不断循环下去。

1.3 1kHz时钟分频

根据所需的时钟频率为1kHz的时钟,而晶振时钟的频率为8192kHz,晶振时钟与所需的时钟频率恰巧是8192倍的整数倍关系,因此需要对8192kHz的晶振时钟进行8192分频来获得所需要的时钟。根据整数倍分频器的设计方法原理,通过ISE9.1逻辑设计工具,利用VHDL硬件描述语言来进行8192分频的分频器设计。然而8192又是偶数,所以需要设计的是偶数分频器。对设计的内容通过Modelsim6.5仿真软件进行仿真验证,结果如图3-4所示。

3-4 1kHz时钟分频

由图3-4得知,当8192kHz的晶振时钟输入8个时钟,系统输出1个时钟,即一个1kHz频率的时钟。程序设计中采用计数器来实现,当计数器值为0-((n/2-1=-4095时,输出时钟信号进行翻转,同时给计数器一个复位信号,使下一个时钟上升沿到来时,计数器重新开始计数,不断循环下去。

2.   结束语

本文给出了基于FPGA的数字分频器设计方法。采用计数器设计方法实现了对8192kHz的基准时钟进行分频,分别得到1024kHz512kHz256kHz1kHz的时钟频率。其他的偶数倍分频也可采用类似的方法分频的到需要的频率时钟。通过在Modelsim6.5仿真工具验证了设计的正确性。

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