AXI总线 register slice???

发布: 2017-1-11 16:21 | 作者: digital_ic_d | 来源: EETOP 赛灵思(Xilinx) 社区

下图forward register slice的原理是什么?还望高手不吝赐教~万分感谢~


QQ截图20170109101433.png

tao2000 (2017-1-12 17:08:00)
就是对AXI-S接口插入一级寄存器,以优化时序。但是上面的结构ready信号只有组合逻辑,并没有优化到。你可以参考下面的代码 assign valid_out=full; assign ready_out=(~full)||ready_in; always@(posedge clk or negedge rst) if(~rst) full<=0; else if(valid_in==1) full<=1; else if(ready_in==1) full<=0; else full<=full; always@(posedge clk) if(ready_out) data_out<=data_in; else data_out<=data_out; 如果要将ready也插入寄存器,需要把上面的代码改为乒乓模式
DIANZIXIAOSHENG (2017-2-09 23:32:59)
regslice分三种,前向后向和full,full是乒乓

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