布局布线后仿真问题

发布: 2017-2-16 16:10 | 作者: fangzai1314 | 来源: EETOP 赛灵思(Xilinx) 社区

使用Libero IDE做VHDL代码布局布线后仿真,仿真结果和综合后仿真结果差异较大,求助!!!!有谁知道是什么原因吗???


布线后仿.png


综合后仿.png

输出信号o_crc_crc32m1等输出信号为什么不稳定?怎么找原因啊?
sme-ic (2017-2-16 17:57:24)
仿真结果完全正确啊,哪里错了? 不稳定的时间是因为布线/器件延时造成,有这些延时,才是后仿真,才是真实情况。
fangzai1314 (2017-2-17 08:41:41)
回复 2# sme-ic 但是正确结果输出之前还有其他结果输出,这样也是正常现象吗?
sme-ic (2017-2-17 08:56:41)

QUOTE:

回复 sme-ic 但是正确结果输出之前还有其他结果输出,这样也是正常现象吗? fangzai1314 发表于 2017-2-17 08:41
100%正常
huster (2017-2-17 09:00:10)
多个信号本来翻转就会不一致,很正常。到达时钟边沿稳定了就行
fangzai1314 (2017-2-17 09:13:12)
回复 5# huster 原来如此,多谢赐教!

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