aurora_8b10b核设计

发布: 2017-2-17 14:40 | 作者: 黎释注册 | 来源: EETOP 赛灵思(Xilinx) 社区

1.管脚分配


planahead_aurora.PNG

2.原理图


clk.PNG

有设置过aurora_8b10b核的吗?我用的是官方给的例子。刚学习遇到些问题, 希望可以请教下,从图二原理图中可以看出FPGA连接的管脚只有这几个,但是在图1中那些还未连接的管脚怎么办? 并没有对应的输出管脚啊。(可以忽略吗?或是并不需要,需要改下官方例子。) 希望可以多多指点。谢谢!(官方资料也看过了)

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