Verilog参数问题??

发布: 2017-7-04 21:32 | 作者: lailix | 来源: EETOP 赛灵思(Xilinx) 社区

CODE:

... output [block_size-1:0] dout_blk; parameter block_size = 90; ... 上面的一小段代码在Vivado中没有问题,仿真也可以,但是我调用ModelSIM来仿真时,结果说没有定义变量block_size。 请问这样不行吗??
huster (2017-7-05 08:45:38)
把parameter的定义放到前面去
haimo (2017-7-05 08:58:47)
先定义,后使用
lailix (2017-7-05 11:08:54)
回复 2# huster 哦哦,谢谢,我懂了,看了别人的代码通常是把parameter放在最上面
lailix (2017-7-05 11:12:32)
回复 3# haimo 谢谢!
江山无限辉 (2017-7-05 11:47:30)
参数在顶部会让模块好管理些

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