模块之间的信号在送出去之前都要打一拍,输入到一个模块也要打一拍吗

发布: 2017-7-15 08:35 | 作者: 哈哈1234 | 来源: EETOP 赛灵思(Xilinx) 社区

求大佬解答
谁枫而飘 (2017-7-15 10:09:03)
是同一个时钟域就不用了
arthur_wang_orz (2017-7-15 10:58:06)
回复 1# 哈哈1234 regin regout 是比较好的习惯,有利于timing 收敛,当然具体问题还是可以具体分析的。
江山无限辉 (2017-7-15 16:50:02)
回复 3# arthur_wang_orz 同意3楼观点,尤其是输出信号要接的后级模块很多(扇出比较大)的时候,用reg输出比较利于时序。 当然,具体问题还是得具体分析。
吾要单片机 (2017-7-15 18:16:35)
回复 2# 谁枫而飘 同意你的说法,否则延时太长。
electron.4018 (2017-7-18 22:03:06)
看你模块的timing紧不紧,不紧其实没有必要,如果是async interface最好做成regin regout
南宫恨 (2017-7-19 09:10:30)
强力推荐reg out,不然到系统集成之后,综合timing上不去你就闹心了,reg in倒好说
swary (2017-7-19 10:34:34)
这主要看你模块在chip中的层次,如果是作为一个harden的话,肯定要寄存输出,当然输入寄存要是能做当然最好。如果模块是比较小的或者在和hierarchy中比较low,则可以不寄存输出,当然前提timing没问题。 另一个,针对跨时钟域的信号一个要寄存输出,这样消除源时钟域毛刺对cdc单元的影响。

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