本视频为赛灵思公司中国区数字信号处理专家郭丰收讲解赛灵思LTE基带目标设计平台方案，这个方案包括了无线、基带、媒体访问控制和传输功能，这些模块组合起来可以为FDD LTE和TDD LTE简化开发过程并大大降低成本。

PlanAhead是一个强大的从前端到后端的FPGA设计环境，可以提供从RTL到比特流设计完整设计环境。同时，PlanAhead还是一个强大的设计分析工具，可以帮助客户快速定位设计中的问题。另外，PlanAhead提供了一个简单易用的

使用PlanAhead设计保存

使用PlanAhead进行结果分析与底层规划

PlanAhead 软件提供的特性可以帮助用户降低引脚分配的复杂度，利用一个能将 I/O 端口以全自动或半自动方式分配给物理封装引脚的环境。

PlanAhead 拥有广泛的功能，能够帮助设计人员成功实现设计收敛。其中包括具有综合交叉探测功能的 GUI，能够帮助您进行设计分析、跟踪时序冲突以及 DRC 等问题，然后再将问题追根溯源到原理图、网表以及约束条件

PlanAhead 软件可为创建和验证 Verilog 或 VHDL 中的 RTL 设计提供综合而完整的平台，如能够贯穿内核生成器 (CORE Generator) 集成的整个过程使用 Xilinx IP 目录。PlanAhead 包含 RTL 技术视图，在

PlanAhead 软件包括一套有助于 HDL 实验的开发工具、工具选项以及布局规划流程，能够成功实现设计收敛。通过管理多个进程，PlanAhead 使您能够根据用户指定的策略或出厂默认的预定义策略执行多个进程。在 Linux

使用PlanAhead创建项目工程和源文件管理

PlanAhead提供了一个 RTL 到比特流设计流程，具有新的改进用户界面和项目管理功能。借助于 PlanAhead 软件，您可以通过查看实现和时序结果轻松地分析关键逻辑，并且利用布局规划、约束修改和多种实现工具选项进

今天，FPGA正以前所未有的趋势逐渐成为开发高级片上系统产品的首选平台。工程师正在采用具备高速串行收发器、高性能时钟和信号处理功能的大容量 FPGA集成众多功能，以实现前所未有的高集成度。随着这种集成工作的进

赛灵思在线座谈：如何利用部分可重配置技术优化您的FPGA系统 部分可重配置（PR）是一种动态修改逻辑模块的技术，通过在不妨碍其它逻辑运行的同时下载部分比特位文件来实现。赛灵思部分可重配置允许设计者在系统运