高速串并转换器的设计是FPGA 设计的一个重要方面,传统设计方法由于采用FPGA 的内部逻辑资源来实现,从而限制了串并转换的速度。该研究以网络交换调度系统的FGPA 验证平台中多路高速串并转换器的设计为例,详细阐述
现代数字信号处理从视频扩展到了中频甚至射频,针对要求信号处理的处理速度越来越高、传输速率越来越快等特点,给出了一款使用高性能FPGA、DAC以及经先进的PCB设计工具设计、仿真的高速信号处理模块,实现了对高速信号
介绍了应用VHDL技术设计嵌入式全数字锁相环路的方法。详细描述了其工作原理和设计思想,并用可编程逻辑器件FPGA加以实面。 eetop.cn_基于FPGA的全数字锁相环路的设计.pdf(243 KB)
应用F P G A,采用P L L 频率合成技术,结合教学实验平台的需要,设计出了一个整数/半整数频率合成器,输出范围为1 kHz~999.5 kHz,步进频率可达到0.5 kHz。与以前的教学实验装置相比,系统在性能指标、直
:当前嵌入式计算应用不断增加, 嵌入式系统需要具备相 当的处理能力以满足应用需求. 在 系统中耦合一个专用硬件处理模块来加速某种计算机密集型应用是一种被广泛采纳的有效手段. 针对基于X i l i n x
目前我们使用的信号发生器主要由集成式DDS 芯片或FPGA 加高速D/A 的方案来实现。集成式DDS 芯片使用不灵活,而对于FPGA 加高速D/A 的设计方案,由于D/A 芯片的价格过高导致信号发生器的成本增加。本文提出了
目前通信领域正处于急速发展阶段,由于新的需 求层出不穷,促使新的业务不断产生,因而导致频率资源越来越紧张。在有限的带宽里要传输大量的多媒体数据,提高频谱利用率成为当前至关重要的课题,否则将 很难容纳如
为解决机载高分辨率图像的实时压缩问题,提出了一个基于FPGA+PowerPC的高分辨率图像实时压缩系统的设计方案。本系统主控采用PowerPC 处理器,压缩芯片采用ADV202,用FPGA实现图像数据流程中各个环节控制,最终输出
本文简要介绍了Xilinx最新的EDK9.1i和ISE9.1i等工具的设计使用流程,最终在采用65nm工艺级别的Xilinx Virtex-5 开发板ML505 上同时设计实现了支持TCP/IP 协议的10M/100M/1000M 的三态以太网和千兆光以太网的SOP
介绍了基于Xilinx Spartan- 3E FPGA XC3S250E 来完成分辨率为738×575 的PAL 制数字视频信号到800×600 的VGA 格式转换的实现方法。 基于FPGA的PAL-VGA转换器的实现 .pdf(147 KB)
介绍了一种10M/ 100M 以太网控制器的实现方法,该控制器以FIFO 作为帧缓存,通过程序设计实现10M/ 100M 自适应,设计中采用WS 接口,提高了设计的灵活行,可以实现与其他SOC 的互连,该设计采用VerilogHDL 硬件描
在数字电路的设计中,时序设计是一个系统性能的主要标志,在高层次设计方法中,对时序控制的抽象度也相应提高,因此在设计中较难把握,但在理解RTL电路时序模型的基础上,采用合理的设计方法在设计复杂数字系统是行
本视频基于Xilinx公司的Artix-7FPGA器件以及各种丰富的入门和进阶外设,提供了一些典型的工程实例,帮助读者从FPGA基础知识、逻辑设计概念
本课程为“从零开始大战FPGA”系列课程的基础篇。课程通俗易懂、逻辑性强、示例丰富,课程中尤其强调在设计过程中对“时序”和“逻辑”的把控,以及硬件描述语言与硬件电路相对应的“
课程中首先会给大家讲解在企业中一般数字电路从算法到流片这整个过程中会涉及到哪些流程,都分别使用什么工具,以及其中每个流程都分别做了
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