iozone是一个文件系统性能评测工具，可以测试Read, write, re-read,re-write, read backwards, read strided, fread, fwrite, random read, pread, mmap, aio_read, aio_write 等不同模式下不同文件

要评价一个系统的性能，通常有不同的指标，相应的会有不同的测试方法和测试工具。既有比较成熟的商业测试软件，也有许多优秀的开源工具来完成这个任务。本文简要介绍如何使用lmbench来完成系统综合性能测试。 Lmbenc

本文描述了如何在S6 GTP上实现OC3接口，该设计原理可以使用在XILINX任一一款FPGA的SERDES上。附件: 使用S6 GTP实现OC3接口.pdf ‏548 KB

在很多应用场景下，SERDES需要在不同的工作模式之间进行动态切换。本文描述了7系列GTX在40G/10G之间动态切换的流程。附件: 7系列GTX 40G10G动态切换流程.pdf ‏363 KB

谢谢HOERNI先生，不过FIN时代已经来了 晶体管技术新时代的到来让赛灵思客户受益匪浅 作者：Mike Santarini 如果您一直在关注有关半导体工艺技术的最新消息，那么您或许已经了解到全球最尖端代工厂将生

在28nm技术突破的基础上，赛灵思又宣布推出基于20nm节点的两款业界首创产品。赛灵思是首家推出20nm商用芯片产品的公司。此外，该新型器 件也是赛灵思将向市场推出的首款采用UltraScale®技术（可编程产业的首款A

作为用户，我们在拿到供应商关于SERDES的datasheet或特性报告时，知道了TX/RX的相关技术指标，却往往没有办法直接跟我们的应用场景联系起来。换句话说，没办法直观地给出能或不能满足现有或将要采用的传送链路要求。

Vivado HLS中指针作为top函数参数的处理 Harvest Guo : xilinx 指针作为C语言精华，对于软件设计者比较好理解，但是在xilinx vivado HLS高级语言综合的设计中，由于其综合后对应的硬件元素难

Harvest Guo : xilinx 指针作为C语言精华，对于软件设计者比较好理解，但是在xilinx vivado HLS高级语言综合的设计中，由于其综合后对应的硬件元素难以用软件的概念解释，常常令程序设计者和VHLS工具使

如何将MicroBlaze输入时钟从差分时钟改为单端时钟。感谢Ricky的帮忙。带图片的版本，请下载附件。 第一步，创建一个工程 第二步，删除clock_generator. 第三步，删除时钟输入信号. 第四步，创建一个时钟输入信

硬件平台：ZC706开发板软件工具：XPS & SDK 14.4 MIG(Memory Interface Generator)的基本配置：AXI接口: 200MHz, 32bitMemory接口: 800MHz, 64bit Step 1: 创建工程 启动XPS 14.4。用器件XC7Z045(FF

硬件平台：ZC706开发板软件工具：Vivado 2013.2 Step 1: 创建工程 启动Vivado 2013.2,创建一个新的工程zc706_mig。选中Create project subdirectory。 选择RTL Project 一路Next，在Default Par