通过本视频，您可以了解如何在UltraScale IO中全新的CTLE（Continuous Time Linear Equalizer）是如何助力您的高速接口设计的，比如DDR4，SGMII等。另外，您还将学习到如何设置CTLE仿真来优化您的接受眼图。视频:

本视频将向大家展示业界首款且唯一的20nm高端系列器件——Virtex UltraScale VU905 FPGA——集成有GTY收发器、32.75G短距以及28.21G背板，非常适合于下一代400G以及500G有线网络系统的实现。更多性能演示，敬请 观看本视频视频:

来自Vanguard Video公司的首席执行官Raul Diaz 将向大家演示他们运行于Xilinx FPGA上的最新HEVC/H.265编码器，该解码器可以使用一个非常低功耗的平台实现高品质的视频压缩。视频:

来自OmniTek公司的业务发展总监David Ackroyd向大家演示了他们的一个超清4K的开发工具包，其中包含了超清4K与4路标清3G-SDI的相互转换等。视频:

来自OmniTek的总裁Michael Hodson将向大家演示他们公司的可伸缩视频管线（SVP）和实时视频处理引擎OZ 746开发平台，该平台是基于Xilinx Zynq 7045 All Programmable SoC视频:

视频向您演示了UltraScale FPGA中集成的PCIe Gen3模块的性能。首先演示的是通过PCIe链路的最大数据吞吐量；第二个demo使用一个现成的DMA引擎和软件驱动来演示一个PCIe的典型应用案例。视频:

了解最新的Vivado设计套件2014.1版都有哪些更新和升级？包括全新的赛灵思 Tcl 库和新的时序约束向导，以及全新的简化安装程序等等。欲了解更多Vivado教程，请访问：http://china.xilinx.com/training/vivado视频:

通过本视频，您将学习了解到赛灵思 Tcl 库的相关信息，Tcl 代码是一个开放源码。Tcl 库为用户提供了一种用于分享适用于不同任务的优秀的脚本。 赛灵思 Tcl 库托管在GitHub上，是用户自由开发和维护的。Viva

学习如何使用Vivado的“Create and Package IP”功能为那些需要添加定制逻辑来创建定制IP的需求创建一个AXI外设。视频:

学习如何在Vivado中使用Cadence IES仿真器运行MicroBlaze IPI设计仿真。通过演示我们将与您一起了解如何编译仿真库、为IP或者整个项目生成仿真脚本，然后运行仿真。视频:

通过本视频学习如何使用Vivado IP Integrator（IP集成器）快速地配置Zynq处理器，以及通过AXI4总线连接Zynq器件可编程逻辑中的视频加速器。视频:

该视频向您演示了使用Agilent最新测试方案Infinium 90000X系列示波器验证Xilinx UltraScale FPGA上的2400Mb/s的DDR4内存接口设计的JEDEC规范，并展示其完美的信号质量。视频: