本视频向您演示了Avnet的一款集成Zynq-7000 SoC/AD9361的SDR（软件无线电）系统开发套件。该套件提供了一个可用于评估、原型验证和加速基于Zynq-7000 SoC以及ADI AD9361 RF Agile收发器的认知无线电和无线小
本视频向您演示了在Vivado设计套件中用于约束多周期路径约束，包括了解以及在您的设计中如何运用多周期路径异常约束。视频:
通过本视频了解Xilinx向您推荐的用于约束时钟组异常的方法，以及具体这些约束都是什么，同时还可以观看一些范例。视频:
本视频向您介绍了MathWorks的Zynq-7000 SoC设计流程。同时本视频还通过一个简单的实例来展示如何针对硬件和软件的Zynq开发平台的设计方法。视频:
本视频向您演示了Vivado IP Integrator的一些高级用户技巧（Tips），包括可选的自动缩放和自动选择，在对话框中自动选择对象，创建层次结构，为对话框添加注释，使用层（layer）以及更改界面默认颜色等等视频:
通过本视频，您将了解到Xilinx 7系列器件的部分重配置功能是如何使客户在保持其他设计正常运行的情况下，动态地重新配置、修改其余部分设计的。视频通过对Vivado设计套件的设计流 程的介绍向您演示了Vivado的“部
通过本视频了解Vivado 2013.3中的DRC（设计规则检查），以及如何在设计约束中检查问题；如何识别出性能瓶颈以及“methodology_checks" 和 "timing_checks"两个命令的使用方法。视频:
通过本视频了解IP可以提供什么样的约束？以及设计流程中为IP建立什么样的约束？以及在DCP建立和高层次设计综合中的IP和约束的处理顺序。视频:
这个培训将会深度介绍适于Xililnx 可编程门阵列的HDL代码风格, 产生和验证时序约束的正确方法, 和如何利用分析和布局规划工具分配时钟和管脚,产生物理约束以达到最大设计性能. 对于初次从事FPGA设计或使用Vivad
OmniTek 总裁 Mike Hodson 将向您演示他们的超清 HDTV 图像处理解决方案。视频:
本视频基于Xilinx公司的Artix-7FPGA器件以及各种丰富的入门和进阶外设，提供了一些典型的工程实例，帮助读者从FPGA基础知识、逻辑设计概念
本课程为“从零开始大战FPGA”系列课程的基础篇。课程通俗易懂、逻辑性强、示例丰富，课程中尤其强调在设计过程中对“时序”和“逻辑”的把控，以及硬件描述语言与硬件电路相对应的“
课程中首先会给大家讲解在企业中一般数字电路从算法到流片这整个过程中会涉及到哪些流程，都分别使用什么工具，以及其中每个流程都分别做了
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