观看本视频学习如何使用Vivado的时序约束向导“完整地”约束您的设计。该向导使用UltraFast设计方法来定义您的时钟、时钟互动，以及最后您的输入输出约束。在本视频中，您将看到该向导是如何将部分约束的设计转换成

设计团队正在快速迁移至DDR3，他们的设计项目普遍需要1600Mbps的数据速率。赛灵思的Kintex-7和Virtex-7器件包括支持1600Mbps速率的DDR3接口，而中端以及高速版本的器件则可以支持高达1866Mbps速率。视频:

通过本视频，您将学习到如何使用Xilinx SDK创建 Zynq 的引导镜像。首先我们会梳理一下使用Xilinx SDK创建Zynq引导镜像的时候，有哪些引导参数和分区信息可以被选择/添加。然后，我们还将通过实例操作的演示来带

通过本视频学习如何在您的下一代设计中使用UltraScale FPGA来解决您的能耗问题，以及提供更多的性能提升空间。视频:

Interop 2014上，赛灵思向大家展示了其最新软件定义规范网络环境（SDNet），demo演示了在Virtex-7 FPGA上以100Gbps速率运行最先进的数据包处理和层次化流量管理方案。视频:

本视频演示了一个SDNet环境生成的每秒100Gbps可编程包处理系统中所实现的“无中断”升级视频:

本视频由赛灵思公司副总裁Nick Possley向您介绍全新的软件定义规范环境如何实现“软”定义网络（'Softly' Defined Networks，SDNet）,以及该技术将为系统架构带来的什么样的好处， 和其为何被认为是“革命性的突破”。视频:

本视频向您演示 UltraScale FPGA 上的 PCIe Gen3 模块的性能。首先视频演示了通过PCIe链路的最大数据吞吐量；第二个demo利用一个线程的DMA引擎和软件驱动来演示一个典型案例。视频:

物理优化（Physical Opeimization）是Vivado实现流程中快速时序收敛的重要组成部分。通过本视频学习如何在Vivado中应用此功能，以运行时间换取更好的设计性能。如果您可以有这样一个选择，让工具运行时间稍长，作为

随着Vivado 2014.1的发布，设计套件的安装将会比以往版本更小、更快。现在，您可以通过选择、下载和安装满足您设计所需要的组件来自定义安装。此外，新的Xiilinx消息中心（Information Center）实用工具可以在后台

2014 嵌入式世界大会视频 — Xilinx 与 Ecosystem 展示了 All Programmable 解决方案Xilinx 与其 Alliance 成员展示了 Zynq All Programmable SoC 如何在更智能视觉与连接控制等众多应用中实

本视频展示了来自华为的资深标准战略师 Chuck Adams 与 Xilinx 有线通信部总监 Gilles Garcia 相聚在 OFC 2014 展会现场，面向公众共同探讨双方如何联手解决 400GE 网络的挑战，同时向大家展示了