Vivado Design Suite 2014.3 现已推出！最新版的 Vivado® 设计套件可以为 Virtex® UltraScale™ 器件提供扩展支持，并将 7 系列器件的编译时间缩短 20%，同时提高了整体生产力，其中包括 Vivado

本方案是业界首款单芯片 400GE 解决方案，采用赛灵思 20nm Virtex UltraScale器件，以及来自住友电工（Sumitomo Electric）CFP4光模块和10 千米光纤。视频:

Xilinx UltraScale 架构系列培训旨在快速让您了解 UltraScale 架构，以及如何使用 Vivado Design Suite 中的新功能。 UltraScale 架构中有很多令人叫绝的全新功能，通过观看这些短片，您将了解如何在您

利用 Xilinx UltraScale FPGA 帮助您充分满足节能要求并在新一代设计中提供更多性能提升空间。通过 Vivado® Design Suite 的最新创新和协同优化，实现 45% 的功耗降低。视频:

基于 IP 的设计方式可以成为提高您工程项目生产力的主要促进因素。不过，如果设计工具无法为您在创建 IP 流程方面提供强有力的支持，那么您使用和重用 IP 的能力就会受到严重限制。在本期的 Chalk Talk 教

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即使是最好的“即插即用”IP 模块也远不能实现“傻瓜式使用”。基于 IP 的设计方案存在的最大挑战之一是将模块正确地连接在一起，应确保采用所有 IP 模块的正确版本，并确认整个设计的配置情况。在本期的 Chal

软件工程师长期依靠集成设计环境 (IDE) 管理复杂的设计过程。现在，硬件工程师也可以利用这种能解决复杂问题的集成功能。在本期的 Chalk Talk 教学中，Amelia Dalton 与 Xilinx 的 Brian Lay一起探讨 Vivado 设计套件中的 IDE。视频:

在考虑为您的 FPGA 设计实现时序收敛之前，必须首先设置时序约束。不过，确定约束的正确性相当具有挑战性。在本期的 Chalk Talk 教学中，Amelia Dalton 与 Xilinx 的Ron Plyler 探讨一些用来设置和验证时

现今的复杂 FPGA 设计在调试方面很有挑战性。如果在硬件中调试，您需要对芯片内部的情况进行查看和控制。在本期的 Chalk Talk 教学中，Amelia Dalton 与 Xilinx 的 Ron Plyler 对话，探讨如何在 Xilinx

观看本视频，学习如何利用现有工具对UltraScale系列器件进行功耗分析，以及如何预估从7系列FPGA设计进行迁移到功耗。另外，视频还会演示如何操作赛灵思的功耗估算器（XPE）。视频: